EE6306 Digital Integrated Circuit Design 中文复习笔记（持续更新）

EE6306 Digital Integrated Circuit Design 课程复习笔记

第一章：从 MOS 电容到电流与寄生电容

Lecture 01 · Integrated Circuit Fundamentals & MOS Transistor Theory

如果只记住这一章的一句话，应该是：

MOSFET 的栅电压先决定沟道能否形成，漏源电压再决定沟道是否完整；沟道中的电荷和载流子的移动速度共同决定电流，而器件各端的电容最终决定数字电路能切换多快。

这条主线把看似分散的内容连接起来：硅为什么需要掺杂、p-n 结为什么形成体二极管、阈值电压为什么会随体偏置变化、线性区和饱和区公式从哪里来，以及栅极和扩散区的寄生电容为什么不能忽略。

本章采用课程中的一阶长沟道模型。它适合建立直觉和完成手算，但并不完整描述现代短沟道器件；出现沟道长度调制时会单独标出。第一次阅读建议按顺序理解物理过程，考前可直接跳到末尾的“本章复习页”。

1. MOSFET 为什么不只是一个理想开关？

数字电路图常把 MOSFET 画成开关：栅极给出合适电压，开关闭合；否则断开。这个模型适合判断逻辑功能，却无法回答三个实际设计问题：

• 导通时能提供多大电流？
• 输出节点需要多久才能完成充电或放电？
• 为什么源极电位、器件尺寸和版图几何都会改变电路表现？

要回答这些问题，需要从硅中的载流子和 MOS 结构开始。

纯硅是第 IV 族半导体，每个硅原子与四个近邻形成共价键，室温下可自由移动的载流子有限。掺入第 V 族施主后会多出电子，形成 n 型硅，电子是多数载流子；掺入第 III 族受主后会出现空穴，形成 p 型硅，空穴是多数载流子。

p 型与 n 型材料相接会形成 p-n 结。在理想模型中，二极管电流满足：

\[I_D=I_S\left(e^{V_D/\phi_T}-1\right),\]

其中，\(I_S\) 是反向饱和电流，\(V_D\) 是从阳极到阴极定义的结电压，

\[\phi_T=\frac{kT}{q}\approx 26\ \mathrm{mV}\qquad(T=300\ \mathrm{K})\]

是热电压。正向偏置会降低势垒并让电流指数增长；反向偏置会提高势垒，理想情况下只留下很小的反向电流。MOSFET 的源区和漏区都与体区形成 p-n 结，因此正常使用时必须让这些体二极管保持反偏。

从 MOS 电容到反型沟道

MOS 是 metal-oxide-semiconductor（金属-氧化物-半导体） 的缩写。现代器件的栅材料未必是金属，但名称仍被保留。以增强型 nMOS 为例，它由四个端子组成：

• 栅极 \(G\)：通过绝缘栅氧控制表面电荷；
• 源极 \(S\) 与漏极 \(D\)：p 型体区中的两个 n+ 扩散区；
• 体端 \(B\)：也称 bulk 或 body，nMOS 中通常接最低电位。

图 1-1：nMOS 的截面结构。红色多晶硅栅与下方半导体之间由栅氧隔开；两个 n+ 扩散区分别作为源极和漏极，沟道长度 \(L\) 位于两者之间，宽度 \(W\) 垂直于截面方向。p 型衬底接体端。图裁自课程讲义。

栅极、二氧化硅和体区构成一个 MOS 电容。对 p 型体区逐渐提高栅电压时，表面依次经历三种状态：

1. 积累（accumulation）：栅极为负，空穴被吸引到氧化层下方；
2. 耗尽（depletion）：栅极略为正，空穴被排斥，留下固定的受主离子；
3. 反型（inversion）：栅电压超过临界值，电子在表面聚集，使局部从 p 型表现转为 n 型。

图 1-2：p 型体区上的 MOS 电容。由上到下提高栅压，表面依次从空穴积累进入耗尽，最后形成电子反型层。蓝色“+”表示体区中的正电荷或离化受主所对应的示意，反型图中紧贴氧化层的“−”表示被栅极吸引到表面的电子。图由课程讲义中的三幅状态图裁剪重排。

连接源极与漏极的反型层就是 nMOS 的导电沟道。使表面进入强反型所需的栅源电压称为阈值电压 \(V_T\)。因此：

• nMOS 在 \(V_{GS}>V_{Tn}\) 时形成电子沟道；
• pMOS 的掺杂与电压极性相反，在 \(V_{SG}>|V_{Tp}|\) 时形成空穴沟道。

本课程默认讨论增强型 MOSFET，即零栅压时没有强反型沟道。耗尽型器件虽然也存在，但不能把它的“零栅压可导通”特性套到后续公式和 CMOS 逻辑判断中。

在 nMOS 中，传统电流 \(I_D\) 从漏极流向源极，电子则从源极移向漏极。两者方向相反，是最常见的概念混淆之一。

2. 阈值电压与体效应：源极升高为什么会让管子更难打开？

阈值电压不是只由一个材料常数决定。对零源体偏置的 nMOS，课件采用的符号约定可写为：

\[V_{T0}=\phi_{ms}+2\phi_F -\frac{Q_{B0}}{C_{ox}} -\frac{Q_o}{C_{ox}} -\frac{Q_I}{C_{ox}}.\]

这里：

• \(\phi_{ms}=\phi_m-\phi_s\) 是栅材料与半导体的功函数差；
• \(\phi_F\) 是费米势，对 p 型衬底常写为

\[\phi_F=\frac{kT}{q}\ln\left(\frac{N_A}{n_i}\right);\]

• \(N_A\) 是受主浓度，\(n_i\) 是本征载流子浓度，室温下约为 \(1.45\sim1.5\times10^{10}\ \mathrm{cm^{-3}}\)；
• \(Q_{B0}\) 是零源体偏置时的耗尽层电荷面密度，\(Q_o\) 是固定氧化层电荷，\(Q_I\) 是注入电荷；
• \(C_{ox}=\varepsilon_{ox}/t_{ox}\) 是单位面积栅氧电容。

上式中的各个 \(Q\) 是带符号的代数量。例如 p 型衬底的耗尽层电荷为负，因此不能把电荷大小代入后又保留同样的负号。手算若只关心源体偏置带来的变化，通常直接从给定的 \(V_{T0}\) 出发，不必重新计算全部工艺电荷。

体效应模型

MOSFET 实际是四端器件。当 nMOS 的源极不再与体端等电位，即 \(V_{SB}>0\) 时，源体结的反向偏置增大，耗尽区需要更多电荷才能达到强反型，阈值随之升高：

\[V_T=V_{T0}+\gamma\left(\sqrt{\phi_s+V_{SB}}-\sqrt{\phi_s}\right).\]

其中，表面势和体效应系数为：

\[\phi_s=2\phi_T\ln\left(\frac{N_A}{n_i}\right),\]\[\gamma=\frac{\sqrt{2q\varepsilon_{si}N_A}}{C_{ox}} =\frac{t_{ox}}{\varepsilon_{ox}}\sqrt{2q\varepsilon_{si}N_A}.\]

\(\gamma\) 的单位是 \(\mathrm{V^{1/2}}\)，课程给出的典型范围约为 \(0.4\sim1\ \mathrm{V^{1/2}}\)。上式直接说明：\(V_{SB}\) 越大，\(V_T\) 越高；同样的栅电压产生的过驱动越小，导通电流也越小。

这就是 body effect（体效应，也称 substrate-bias effect，衬底偏置效应）。在多个 nMOS 串联时，上方器件的源极可能被下方器件抬高，即使所有栅极都接同一个高电平，各管的有效过驱动也未必相同。

为避免符号混乱，后文把 nMOS 的过驱动电压统一定义为：

\[V_{OV}=V_{GS}-V_T.\]

只有 \(V_{OV}>0\) 才形成强反型沟道。若存在体效应，应先用实际 \(V_{SB}\) 求 \(V_T\)，再计算 \(V_{OV}\)。

3. 三个工作区：看沟道两端是否都反型

nMOS 的端电压定义为：

\[V_{GS}=V_G-V_S,\qquad V_{GD}=V_G-V_D,\qquad V_{DS}=V_D-V_S=V_{GS}-V_{GD}.\]

源极和漏极在物理结构上近似对称。对 nMOS，通常把电位较低的一端称为源极，因此以下讨论取 \(V_{DS}\ge0\)。判断工作区的核心不是背公式，而是分别检查沟道的源端和漏端：

• 源端反型需要 \(V_{GS}>V_T\)；
• 漏端反型需要 \(V_{GD}>V_T\)。

由此得到三种状态：

图 1-3：nMOS 三个工作区的沟道对照。截止区没有连接源漏的反型层；线性区的沟道从源端延伸到漏端，并因局部栅沟电压下降而逐渐变薄；饱和区中漏端沟道夹断，但载流子仍会被漏端电场收集，因此“夹断”不等于“关断”。图由课程讲义第 44–46 页的器件图裁剪组合。

饱和边界来自：

\[V_{GD}=V_T \quad\Longleftrightarrow\quad V_{DS}=V_{GS}-V_T=V_{OV}.\]

需要特别强调：夹断（pinch-off）不等于关断。 饱和区中，源端仍有反型沟道；载流子到达夹断点后，会被漏端耗尽区的电场扫入漏极，所以电流继续存在。理想模型说电流“饱和”，只是表示继续提高 \(V_{DS}\) 不再明显增加沟道电荷控制的电流。

pMOS 可以用绝对值形式写成完全对称的判断，避免把负号带入每一步：

在 CMOS 逻辑的开关直觉中，nMOS 栅极为高时导通，适合把节点下拉；pMOS 栅极为低时导通，适合把节点上拉。但只要题目要求电流或延迟，就必须回到端电压和工作区，而不能停留在理想开关模型。

4. 长沟道 I-V 推导：电荷有多少，移动得多快？

本节使用 Shockley 一阶模型，并采用以下假设：

• 器件是长沟道，沟道方向电场相对缓变；
• 载流子迁移率 \(\mu_n\) 为常数，没有速度饱和；
• 栅氧电容按平行板模型处理；
• 先忽略亚阈值电流、沟道长度调制和其他短沟道效应；
• 体效应若存在，已经包含在当前的 \(V_T\) 中。

线性区的沟道电荷

设沟道坐标 \(x\) 从源极 \(0\) 延伸到漏极 \(L\)，局部沟道电位为 \(V(x)\)。局部栅到沟道电压是 \(V_{GS}-V(x)\)，因此单位面积反型电荷为：

\[Q_i(x)=-C_{ox}\left[V_{GS}-V(x)-V_T\right].\]

负号表示 nMOS 沟道由电子构成。若只看电荷量，其大小随 \(V(x)\) 增大而减小，所以沟道从源端到漏端逐渐变薄。

载流子的漂移速度与横向电场成正比：

\[v_n(x)=-\mu_n E_x=\mu_n\frac{dV}{dx}.\]

传统电流等于单位面积电荷、速度和沟道宽度 \(W\) 的乘积：

\[I_D=-v_n(x)Q_i(x)W.\]

稳态下电流沿沟道保持不变。合并上述关系并从源端积分到漏端：

\[\begin{aligned} I_D\,dx &=\mu_n C_{ox}W\left(V_{GS}-V-V_T\right)dV,\\ I_D L &=\mu_n C_{ox}W \int_0^{V_{DS}}\left(V_{GS}-V_T-V\right)dV,\\ I_D &=\mu_n C_{ox}\frac{W}{L} \left[\left(V_{GS}-V_T\right)V_{DS}-\frac{V_{DS}^2}{2}\right]. \end{aligned}\]

定义工艺跨导参数和器件增益因子：

\[k_n'=\mu_n C_{ox},\qquad \beta_n=k_n'\frac{W}{L}=\mu_n C_{ox}\frac{W}{L},\]

就得到线性区公式：

\[I_D=\beta_n\left(V_{OV}V_{DS}-\frac{V_{DS}^2}{2}\right), \qquad 0\le V_{DS}<V_{OV}.\]

当 \(V_{DS}\ll V_{OV}\) 时，二次项可以忽略：

\[I_D\approx\beta_n V_{OV}V_{DS}.\]

此时器件近似为受栅压控制的电阻，导通电阻的数量级为：

\[R_{on}\approx\frac{1}{\beta_n V_{OV}}.\]

这也解释了为什么增大 \(W\)、减小 \(L\)、提高迁移率或增大过驱动，都能增强导通能力。

饱和区与沟道长度调制

当 \(V_{DS}=V_{OV}\) 时，漏端反型电荷降到零，沟道刚好夹断。把这个边界代入线性区公式：

\[\begin{aligned} I_{D,sat} &=\beta_n\left(V_{OV}^2-\frac{V_{OV}^2}{2}\right)\\ &=\frac{\beta_n}{2}V_{OV}^2 =\frac{\beta_n}{2}\left(V_{GS}-V_T\right)^2. \end{aligned}\]

因此，一阶长沟道 nMOS 的分段模型是：

\[I_D= \begin{cases} 0, & V_{GS}\le V_T,\\[4pt] \beta_n\left[\left(V_{GS}-V_T\right)V_{DS}-\dfrac{V_{DS}^2}{2}\right], & V_{GS}>V_T,\ 0\le V_{DS}<V_{GS}-V_T,\\[8pt] \dfrac{\beta_n}{2}\left(V_{GS}-V_T\right)^2, & V_{GS}>V_T,\ V_{DS}\ge V_{GS}-V_T. \end{cases}\]

真实器件进入饱和后，增大 \(V_{DS}\) 会让夹断点稍向源端移动，使有效沟道长度缩短，电流仍缓慢上升。用沟道长度调制参数 \(\lambda\) 可作一阶修正：

\[I_D\approx\frac{\beta_n}{2}V_{OV}^2\left(1+\lambda V_{DS}\right).\]

\(\lambda\) 通常随沟道长度缩短而增大。题目未给 \(\lambda\) 时，应明确写“忽略沟道长度调制”，不能一面使用理想水平的饱和曲线，一面暗示这是精确实测结果。

pMOS 的对称写法

定义：

\[\beta_p=\mu_p C_{ox}\frac{W_p}{L_p}.\]

用 \(V_{SG}\)、\(V_{SD}\) 和电流大小 \(|I_D|\) 表示，pMOS 的一阶公式为：

\[|I_D|= \begin{cases} 0, & V_{SG}\le |V_{Tp}|,\\[4pt] \beta_p\left[\left(V_{SG}-|V_{Tp}|\right)V_{SD}-\dfrac{V_{SD}^2}{2}\right], & 0\le V_{SD}<V_{SG}-|V_{Tp}|,\\[8pt] \dfrac{\beta_p}{2}\left(V_{SG}-|V_{Tp}|\right)^2, & V_{SD}\ge V_{SG}-|V_{Tp}|. \end{cases}\]

空穴迁移率 \(\mu_p\) 通常低于电子迁移率 \(\mu_n\)。课件在本课程中采用 \(\mu_n/\mu_p\approx2\) 的简化，因此在沟道长度和过驱动相近时，若希望 pMOS 与 nMOS 提供相近电流，常取 \(W_p\approx2W_n\)。这是课程模型下的尺寸直觉，不是所有工艺都固定为 2。

5. 电容决定速度：栅极电容与扩散电容

一个导通 MOSFET 能提供有限电流，而节点切换必须搬运电荷。由：

\[I=C\frac{dV}{dt}\]

可得到数量级关系：

\[\Delta t\approx\frac{C\,\Delta V}{I}.\]

因此，数字电路速度同时由驱动电流和被充放电的总电容决定。增宽晶体管会提高电流，却也会增大栅电容和扩散电容；器件尺寸优化不能只看 \(\beta\)。

栅氧电容与总本征电容

栅氧单位面积电容为：

\[C_{ox}=\frac{\varepsilon_{ox}}{t_{ox}}, \qquad \varepsilon_{ox}\approx3.9\varepsilon_0.\]

注意 \(C_{ox}\) 的单位是 \(\mathrm{F/m^2}\) 或 \(\mathrm{F/cm^2}\)，它不是整只晶体管的电容。对宽度 \(W\)、长度 \(L\) 的沟道，本征栅电容基准值为：

\[C_0=C_{ox}WL.\]

若一个工艺中的逻辑晶体管普遍采用固定的最小沟道长度，可把每单位栅宽电容写成：

\[C_g=C_{\mathrm{per\ width}}W, \qquad C_{\mathrm{per\ width}}=C_{ox}L=\frac{\varepsilon_{ox}L}{t_{ox}}.\]

课程给出的典型数量级约为 \(1.5\sim2\ \mathrm{fF/\mu m}\) 栅宽；这是工艺相关的估算值，不应代替题目给定参数。

栅电容的“下极板”会随工作区变化，因此 \(C_0\) 在各端之间的理想分配为：

线性区中沟道连接源漏，低 \(V_{DS}\) 时沟道电荷近似由源漏平分；饱和区的漏端夹断，所以理想本征 \(C_{gd}\) 降为零，栅极主要通过沟道耦合到源极。

重叠电容为什么在短沟道中更重要？

真实栅极会略微覆盖源漏扩散区，边缘电场也会终止在源漏上，形成：

图 1-4：实际栅极在源漏扩散区上方存在几何重叠，因而形成 \(C_{gs,ov}\) 与 \(C_{gd,ov}\)。这两个寄生项不会因为沟道在漏端夹断而消失。图裁自课程讲义。

\[C_{gs,ov}=C_{gsol}W,\qquad C_{gd,ov}=C_{gdol}W.\]

课程给出的典型每单位宽度重叠电容为 \(0.2\sim0.4\ \mathrm{fF/\mu m}\)。它不随理想沟道夹断而消失，所以真实器件在饱和区仍有 \(C_{gd}\)。当沟道变短时，本征电容随 \(L\) 减小，而重叠电容主要随 \(W\) 变化，它占总电容的比例就会提高。

在数字电路的一阶延迟估算中，若题目未要求逐端分解，常把总有效栅电容近似为：

\[C_g=C_{gs}+C_{gd}+C_{gb}\approx C_0,\]

但应知道这个近似已经把工作区变化、端点翻转方式和重叠效应平均化了。

源漏扩散结电容

源极和漏极扩散区与体端形成反偏 p-n 结，对体端产生寄生电容 \(C_{sb}\) 和 \(C_{db}\)。以源极为例，简化模型把底面积与侧壁贡献相加：

\[C_{sb}=A_S C_{jbs}+P_S C_{jbssw},\]

其中，\(A_S\) 是扩散区面积，\(P_S\) 是侧壁周长；\(C_{jbs}\) 的单位是电容/面积，\(C_{jbssw}\) 的单位是电容/长度。若扩散矩形的宽度为 \(W\)、延伸深度为 \(D\)，则：

\[A_S=WD,\qquad P_S=2W+2D.\]

更精细的 SPICE 模型还会把面向栅极的一段侧壁单独处理。由于反偏增大时耗尽区变宽，结电容具有偏压依赖：

\[C_{jbs}=C_J\left(1+\frac{V_{SB}}{\psi_0}\right)^{-M_J},\]\[\psi_0=\phi_T\ln\left(\frac{N_A N_D}{n_i^2}\right),\]

其中，\(C_J\) 是零偏结电容，\(M_J\) 是结梯度系数，典型值约为 \(0.33\sim0.5\)，\(\psi_0\) 是内建电势。侧壁电容使用形式相似但系数不同的表达式：

\[C_{jbssw}=C_{JSW}\left(1+\frac{V_{SB}}{\psi_0}\right)^{-M_{JSW}}.\]

这组公式给出两个版图结论：

• 扩散区面积和周长越大，寄生电容越大；
• 串联晶体管共享扩散区，或使用更小的未接触扩散区，可以减少面积与周长，从而降低电容。

图 1-6：两个串联晶体管的扩散区实现。左图让每个源漏拥有独立接触区，面积和周长最大；中图共享一个带接触的扩散区；右图把相邻源漏合并为更短的未接触扩散区，通常具有更小的寄生电容。图由课程讲义中的版图几何示意裁剪重排。

扩散区同时具有较大电阻和电容，因此不应把它当作长距离互连。数字电路手算通常使用跨一次翻转的平均电容；只有题目明确要求器件级 C-V 或 SPICE 参数时，才需要展开偏压相关模型。

6. 完整例题：绘制 0.6 μm nMOS 的输出特性

题目

某 AMI \(0.6\ \mathrm{\mu m}\) 工艺的 nMOS 参数为：

\[t_{ox}=100\ \mathrm{\mathring{A}},\qquad \mu_n=350\ \mathrm{cm^2/(V\,s)},\qquad V_T=0.7\ \mathrm{V}.\]

晶体管尺寸为 \(W=4\lambda\)、\(L=2\lambda\)，因此 \(W/L=2\)。忽略体效应和沟道长度调制，使用一阶长沟道模型，对：

\[V_{GS}=0,1,2,3,4,5\ \mathrm{V}\]

绘制 \(I_D\) 随 \(V_{DS}\) 的输出特性曲线，并给出每条曲线的饱和边界和饱和电流。

第一步：统一单位并求 Cox

因为迁移率使用 \(\mathrm{cm^2/(V\,s)}\)，这里把氧化层厚度也换成 cm：

\[\begin{aligned} 100\ \mathrm{\mathring{A}} &=10\ \mathrm{nm}\\ &=1.0\times10^{-6}\ \mathrm{cm}. \end{aligned}\]

取：

\[\varepsilon_0=8.854\times10^{-14}\ \mathrm{F/cm}, \qquad \varepsilon_{ox}=3.9\varepsilon_0.\]

于是：

\[\begin{aligned} C_{ox} &=\frac{\varepsilon_{ox}}{t_{ox}}\\ &=\frac{3.9\times8.854\times10^{-14}\ \mathrm{F/cm}} {1.0\times10^{-6}\ \mathrm{cm}}\\ &=3.453\times10^{-7}\ \mathrm{F/cm^2}. \end{aligned}\]

单位检查中，\((\mathrm{F/cm})/\mathrm{cm}=\mathrm{F/cm^2}\)，与单位面积电容相符。

第二步：求工艺跨导参数与 βn

\[\begin{aligned} k_n' &=\mu_n C_{ox}\\ &=350\ \mathrm{cm^2/(V\,s)} \times3.453\times10^{-7}\ \mathrm{F/cm^2}\\ &=1.209\times10^{-4}\ \mathrm{A/V^2}\\ &\approx120.9\ \mathrm{\mu A/V^2}. \end{aligned}\]

这里用到了 \(\mathrm{F/s}=\mathrm{A/V}\)，所以结果单位确实为 \(\mathrm{A/V^2}\)。再乘 \(W/L=2\)：

\[\begin{aligned} \beta_n &=k_n'\frac{W}{L}\\ &\approx241.8\ \mathrm{\mu A/V^2}. \end{aligned}\]

为与课件曲线的有效数字一致，后续取：

\[\boxed{\beta_n\approx240\ \mathrm{\mu A/V^2}}.\]

第三步：逐条曲线确定边界

每个 \(V_{GS}\) 先计算：

\[V_{OV}=V_{GS}-0.7\ \mathrm{V}.\]

若 \(V_{OV}\le0\)，器件截止。若 \(V_{OV}>0\)，饱和边界和饱和电流分别为：

\[V_{DS,sat}=V_{OV},\]\[I_{D,sat}=\frac{\beta_n}{2}V_{OV}^2 =120V_{OV}^2\ \mathrm{\mu A}.\]

第四步：计算作图关键点

在线性区使用：

\[I_D=240\left(V_{OV}V_{DS}-\frac{V_{DS}^2}{2}\right)\ \mathrm{\mu A};\]

达到 \(V_{DS}=V_{OV}\) 后使用上表的恒定饱和电流。以 \(V_{DS}=0,1,2,3,4,5\ \mathrm{V}\) 取点，得到：

图 1-5：例题的一阶 \(I_D\)-\(V_{DS}\) 输出特性。每条曲线先在线性区上升，在 \(V_{DS}=V_{GS}-V_T\) 附近转入饱和；提高 \(V_{GS}\) 会同时增大饱和边界和饱和电流。由于题目忽略沟道长度调制，饱和段画成水平线。图裁自课程讲义。

表中电流单位均为 \(\mathrm{mA}\)。把每行的点平滑连接：在原点附近近似线性上升，靠近 \(V_{DS}=V_{OV}\) 时斜率逐渐减小，随后进入水平饱和段。

第五步：边界连续性检查

把 \(V_{DS}=V_{OV}\) 代入线性区公式：

\[\begin{aligned} I_D &=\beta_n\left(V_{OV}^2-\frac{V_{OV}^2}{2}\right)\\ &=\frac{\beta_n}{2}V_{OV}^2\\ &=I_{D,sat}. \end{aligned}\]

两段公式在边界连续，说明分段代入没有产生跳变。曲线还应满足两个数量级直觉：

• \(V_{GS}\) 越高，\(V_{OV}\) 越大，饱和边界向右移动；
• 饱和电流与 \(V_{OV}^2\) 成正比，所以相邻曲线的垂直间距会逐渐增大。

本题忽略了 \(\lambda\)，所以饱和段完全水平；若加入沟道长度调制，饱和段会带有小的正斜率。

7. 本章复习页

必会公式

热电压与二极管：

\[\phi_T=\frac{kT}{q}\approx26\ \mathrm{mV}\ (300\ \mathrm{K}), \qquad I_D=I_S\left(e^{V_D/\phi_T}-1\right).\]

栅氧电容与器件增益因子：

\[C_{ox}=\frac{\varepsilon_{ox}}{t_{ox}}, \qquad C_0=C_{ox}WL, \qquad \beta_n=\mu_n C_{ox}\frac{W}{L}.\]

体效应：

\[V_T=V_{T0}+\gamma\left(\sqrt{\phi_s+V_{SB}}-\sqrt{\phi_s}\right).\]

nMOS 工作区：

\[\begin{aligned} \text{截止：}&\quad V_{GS}\le V_T,\\ \text{线性：}&\quad V_{GS}>V_T,\ 0\le V_{DS}<V_{GS}-V_T,\\ \text{饱和：}&\quad V_{GS}>V_T,\ V_{DS}\ge V_{GS}-V_T. \end{aligned}\]

nMOS 电流：

\[I_{D,lin}=\beta_n\left[\left(V_{GS}-V_T\right)V_{DS}-\frac{V_{DS}^2}{2}\right],\]\[I_{D,sat}=\frac{\beta_n}{2}\left(V_{GS}-V_T\right)^2,\]\[I_{D,sat,\lambda}\approx \frac{\beta_n}{2}\left(V_{GS}-V_T\right)^2 \left(1+\lambda V_{DS}\right).\]

扩散结电容：

\[C_{sb}=A_S C_{jbs}+P_S C_{jbssw}, \qquad C_{jbs}=C_J\left(1+\frac{V_{SB}}{\psi_0}\right)^{-M_J}.\]

例题结果速查

对例题的 \(W/L=2\) nMOS：

\[C_{ox}=3.453\times10^{-7}\ \mathrm{F/cm^2},\]\[k_n'\approx120.9\ \mathrm{\mu A/V^2}, \qquad \beta_n\approx240\ \mathrm{\mu A/V^2}.\]

当 \(V_{GS}=5\ \mathrm{V}\) 时：

\[V_{OV}=4.3\ \mathrm{V}, \quad V_{DS,sat}=4.3\ \mathrm{V}, \quad I_{D,sat}\approx2.22\ \mathrm{mA}.\]

常见易错点

1. 把 \(V_T\) 当作栅极对地电压。真正控制沟道的是 \(V_{GS}\)，不是 \(V_G\) 单独一个量。
2. 只检查 \(V_{GS}>V_T\) 就直接使用饱和公式。还必须比较 \(V_{DS}\) 与 \(V_{GS}-V_T\)。
3. 把夹断写成关断。饱和区仍有电流；关断对应源端也没有强反型沟道。
4. 忘记先处理体效应。若 \(V_{SB}\ne0\)，应先更新 \(V_T\)。
5. 混用 nMOS 的 \(V_{GS},V_{DS}\) 与 pMOS 的负号。pMOS 最稳妥的手算方式是使用 \(V_{SG},V_{SD},|V_{Tp}|\) 和 \(|I_D|\)。
6. 把电子运动方向当作传统电流方向。nMOS 中两者相反。
7. 把 \(C_{ox}\) 与 \(C_0\) 当成同一个量。前者是单位面积电容，后者已经乘上 \(WL\)。
8. 认为饱和区 \(C_{gd}\) 必然严格为零。只有理想本征部分为零，真实器件仍有重叠电容。
9. 在同一步计算中混用 cm 与 m、Å 与 nm，导致 \(10^4\sim10^8\) 的数量级错误。
10. 没有写明是否忽略 \(\lambda\)。理想饱和段水平，真实输出特性通常仍有正斜率。

综合题答题顺序

遇到 MOSFET 直流与电容综合题，可按以下顺序作答：

1. 标明器件类型，定义 \(V_{GS},V_{DS},V_{SB}\)；pMOS 则改用 \(V_{SG},V_{SD}\)。
2. 若给出体偏置，先计算实际 \(V_T\)。
3. 计算 \(V_{OV}=V_{GS}-V_T\)，先判断是否截止。
4. 比较 \(V_{DS}\) 与 \(V_{OV}\)，确定线性区或饱和区。
5. 统一单位，计算 \(C_{ox}\)、\(k'\)、\(W/L\) 和 \(\beta\)。
6. 代入对应的分段电流公式，并写明是否包含 \(\lambda\)。
7. 在工作区边界或用量纲检查结果。
8. 若继续求延迟，列出栅、重叠、扩散和互连电容中哪些被充放电，再使用 \(I=C\,dV/dt\) 或题目指定的等效模型。

本章结论

MOSFET 的逻辑功能和电气表现来自同一个物理过程：栅极通过氧化层控制表面电荷。阈值电压决定沟道何时出现，源漏电压决定沟道是否在漏端夹断；把局部沟道电荷与漂移速度相乘并沿沟道积分，就得到线性区和饱和区电流。与此同时，形成沟道所需的栅电容、源漏体结的扩散电容和不可避免的重叠电容，又成为数字电路延迟的主要来源。

后续章节分析 CMOS 逻辑、版图和工艺时，应始终保留这两条线：电流提供驱动，电容形成负载；版图和尺寸会同时改变二者。

第二章：非理想 I–V 效应——平方律为什么会失效？

Lecture 02 · Nonideal I–V Effects

如果只记住这一章的一句话，应该是：

真实 MOSFET 并不会严格服从长沟道平方律：横向与纵向高电场会限制载流子速度和迁移率，漏端电场会改变有效沟道与源端势垒，而器件的寄生电阻、漏电、温度和制造偏差还会继续改变电流。

第一章建立了理想长沟道模型。本章不推翻它，而是回答两个更实用的问题：理想模型会在哪些地方出错，以及手算和电路设计时应怎样修正。理解顺序应当是“先找物理原因，再看 I–V 曲线的变化，最后选择合适的模型”，而不是把每一种效应当成互不相关的新公式。

1. 先看理想模型错在哪里

长沟道模型的核心假设是载流子漂移速度与电场成正比、沟道电荷由栅极局部控制，并且饱和区夹断点不会随着漏压移动。在这些假设下，

\[I_{D,sat}=\frac{1}{2}\mu C_{ox}\frac{W}{L}(V_{GS}-V_T)^2\]

给出漂亮的平方律，而且忽略沟道长度调制时饱和段完全水平。

缩短沟道后，漏源电压几乎没有变，但同样的电压被压在更短的距离上，沟道中的横向电场迅速增大。仿真与实测曲线通常表现出三种偏离：

• 导通电流低于理想平方律的预测；
• 饱和电流对过驱动电压 \(V_{OV}=V_{GS}-V_T\) 的依赖不再严格是二次方；
• 进入“饱和区”后，电流仍会随 \(V_{DS}\) 缓慢上升。

图 2-1：长沟道与短沟道 MOSFET 的输出特性比较。先看同一 \(V_{GS}\) 下曲线何时转平：长沟道器件接近 \(V_{DS}=V_{GS}-V_T\) 才进入夹断饱和，短沟道器件则会更早受到速度饱和限制；再比较纵轴，可见短沟道的电流增长不再符合简单平方律。图裁自课程讲义。

这三种偏离来自不同机制，不能混用一个修正项解释：

2. 高电场效应：速度不会无限增长

沟道方向的平均横向电场可粗略写为

\[E_{lat}\approx\frac{V_{DS}}{L}.\]

在低电场下，漂移速度满足 \(v=\mu E_{lat}\)。若一直外推，电场越大速度就会无限增大，这显然不可能。载流子在高场下会频繁散射，速度逐渐趋近饱和值。课程采用的经验过渡式为

\[v=\frac{\mu E_{lat}}{1+E_{lat}/E_{sat}},\]

因此

\[E_{lat}\ll E_{sat}\Rightarrow v\approx\mu E_{lat}, \qquad E_{lat}\gg E_{sat}\Rightarrow v\approx v_{sat}=\mu E_{sat}.\]

图 2-2：速度饱和的读图方法。低场段的斜率是迁移率 μ；电场接近临界值后，散射使速度逐渐转平并接近 \(v_{sat}\)。课件用约 \(10^5\ \mathrm{m/s}\) 表示其数量级；实际数值与载流子、材料和工艺有关。图裁自课程讲义。

硅中电子的饱和速度通常约为 \(6\sim10\times10^6\ \mathrm{cm/s}\)，空穴约为 \(4\sim8\times10^6\ \mathrm{cm/s}\)，均是 \(10^5\ \mathrm{m/s}\) 量级。课程给出的 nMOS 临界横向电场是约 \(2\times10^4\ \mathrm{V/cm}\) 的量级。短沟道器件只需要较小的 \(V_{DS}\) 就可能达到这一电场，因此它常在理想夹断条件之前进入速度饱和，即

\[V_{DSAT}<V_{GS}-V_T.\]

对 pMOS，应改用 \(V_{SG}\)、\(V_{SD}\) 与 \(|V_{Tp}|\) 判断工作区。课程给出的相对趋势是：空穴通常要在稍高的横向电场下才明显进入速度饱和，所以在相同供电电压下，pMOS 的速度饱和往往弱于 nMOS；用 α 次幂模型拟合时，pMOS 的 α 因而常比 nMOS 更大、更接近长沟道极限 2。这不表示 pMOS 的驱动一定更强，因为空穴的低场迁移率仍显著低于电子；比较驱动能力时还必须同时检查 \(\mu_p\)、\(W_p/L_p\) 和实际过驱动。

从平方律走向近似线性

漏电流可以从“单位长度沟道电荷 × 载流子速度”理解。长沟道饱和区中，电流近似为

\[I_{D,sat,long}=\frac{1}{2}\mu C_{ox}\frac{W}{L}(V_{GS}-V_T)^2.\]

若器件已经完全受速度饱和限制，则速度不再随电场增加，电流更接近

\[I_{D,sat,vs}\approx C_{ox}W(V_{GS}-V_T)v_{sat}.\]

因此，长沟道极限是 \(I_D\propto V_{OV}^2\)，完全速度饱和极限则接近 \(I_D\propto V_{OV}\)。真实短沟道器件通常介于二者之间。

还要区分另一种高场效应：较大的栅电压会产生强烈的纵向电场，把载流子压向 Si–SiO₂ 界面。表面散射增强会使有效迁移率下降，称为迁移率退化（mobility degradation）。速度饱和主要由沿沟道的横向场触发，迁移率退化主要由垂直界面的纵向场触发；二者都会使实际导通电流低于理想平方律。

3. α 次幂律与等效电阻：把复杂曲线变成可用模型

α-power law

为了在不使用完整晶体管模型的情况下描述短沟道驱动电流，可采用经验性的 α 次幂模型：

\[I_{D,sat}=P_c\frac{\beta}{2}(V_{GS}-V_T)^\alpha,\]\[V_{DSAT}=P_v(V_{GS}-V_T)^{\alpha/2}.\]

其中 \(P_c\) 与 \(P_v\) 是通过器件曲线拟合得到的工艺参数，它们同时承担量纲校正；α 反映饱和电流对过驱动电压的敏感程度：

• 长沟道平方律极限：α = 2；
• 完全速度饱和极限：α → 1；
• 实际短沟道器件：通常 \(1<\alpha<2\)。

配合一个简化的分段式，可写成

\[I_D=\begin{cases} 0, & V_{GS}\le V_T,\\[4pt] I_{D,sat}\dfrac{V_{DS}}{V_{DSAT}}, & V_{GS}>V_T,\ 0<V_{DS}<V_{DSAT},\\[8pt] I_{D,sat}, & V_{GS}>V_T,\ V_{DS}\ge V_{DSAT}. \end{cases}\]

这个线性区写法是为了快速估算，并不是对真实线性区曲率的精确复现。它最重要的价值是把工艺实测曲线压缩成少量参数，方便建立门延迟与电源电压之间的关系。

用等效电阻估算延迟

数字门延迟常写成 \(t_p\sim R_{eq}C_L\)。MOSFET 的瞬时电阻会随输入和输出电压变化，因此 \(R_{eq}\) 不是一个固定物理电阻，而是对一次充放电过程的平均近似。令晶体管导通时 \(V_{GS}=V_{DD}\)，课程给出

\[R_{eq}=\frac{1}{2}\left[ \frac{V_{DD}}{I_{DSAT}(1+\lambda V_{DD})} + \frac{V_{DD}/2}{I_{DSAT}(1+\lambda V_{DD}/2)} \right],\]

并可近似为

\[R_{eq}\approx\frac{3}{4}\frac{V_{DD}}{I_{DSAT}} \left(1-\frac{5}{6}\lambda V_{DD}\right).\]

前式相当于在输出摆幅中的两个代表点取平均。它适合 RC 延迟估算，却不能用来预测任意时刻的精确 \(I_D\)。若题目要求波形或短路电流，应回到分段 I–V 模型或仿真模型。

4. 饱和区为什么仍有斜率？

沟道长度调制

理想夹断后，增加的漏源电压主要落在漏端夹断区。随着 \(V_{DS}\) 增大，漏端耗尽区向源端延伸，使有效沟道长度从 \(L\) 缩短为

\[L_{eff}=L-L_d.\]

因为电流大致与 \(1/L_{eff}\) 成正比，饱和电流仍会随漏压上升。一阶模型写为

\[I_D\approx\frac{\beta}{2}(V_{GS}-V_T)^2(1+\lambda V_{DS}).\]

这里的 λ 是沟道长度调制系数，是待拟合的器件参数，不是版图规则中的“λ 设计单位”。它会降低模拟电路的输出电阻和电压增益。由上式对 \(V_{DS}\) 求导，还可得到常用的小信号近似

\[r_o\approx\frac{1}{\lambda I_D}.\]

要注意，沟道长度调制解释的是已导通器件饱和区的斜率；后面介绍的 DIBL 则是漏端电场降低源端势垒并改变阈值，两者并不是同一个效应。

体效应仍然有效

非理想模型并不会取消第一章的体效应。只要源极与体端不等电位，仍需先用

\[V_T=V_{T0}+\gamma\left(\sqrt{\phi_s+V_{SB}}-\sqrt{\phi_s}\right)\]

更新阈值，再代入电流模型。对 nMOS 而言，\(V_{SB}\) 增大通常使 \(V_T\) 增大、驱动电流减小。串联晶体管堆叠中，上方 nMOS 的源极会被抬高，因此体效应与较小的 \(V_{GS}\) 会同时减弱其导通能力。

5. “关断”并不等于零电流

MOSFET 的主要关断漏电可分为三类：亚阈值漏电、反偏结漏电和栅氧隧穿漏电。它们的物理路径不同，不能简单相加到某一个“理想关断电流”公式里。

亚阈值导电

当 \(V_{GS}<V_T\) 时没有强反型沟道，但源端与漏端之间仍存在弱反型载流子扩散。为避免与阈值电压 \(V_T\) 混淆，本章用

\[U_T=\frac{kT}{q}\]

表示热电压。亚阈值电流可写为

\[I_D=I_{D0}\exp\left(\frac{V_{GS}-V_T}{nU_T}\right) \left[1-\exp\left(-\frac{V_{DS}}{U_T}\right)\right],\]

其中课程采用的近似尺度因子为

\[I_{D0}\approx\beta U_T^2 e^{1.8}, \qquad n=1+\frac{C_D}{C_{ox}}.\]

\(n\) 是亚阈值斜率因子，理想极限为 1，实际常见值约为 1.4–1.5。只要 \(V_{DS}\) 已经大于几个 \(U_T\)，方括号就接近 1，此时电流主要由 \(V_{GS}-V_T\) 的指数项决定。

图 2-3：半对数坐标下的 \(I_D-V_{GS}\) 曲线。读取顺序是从左下向右上：弱反型区的电流随 \(V_{GS}\) 指数增长，进入强反型后才逐渐过渡到平方律或短沟道的近线性关系。箭头所示斜率用亚阈值摆幅 \(S\) 衡量。图裁自课程讲义。

亚阈值摆幅定义为漏电流增加 10 倍所需的栅压增量：

\[S=\left(\frac{d\log_{10}I_D}{dV_{GS}}\right)^{-1} =nU_T\ln 10.\]

在 300 K，\(U_T\approx25.85\ \mathrm{mV}\)。因此理想 \(n=1\) 时

\[S_{min}\approx59.5\ \mathrm{mV/dec},\]

若 \(n=1.5\)，则

\[S\approx89.3\ \mathrm{mV/dec}.\]

这是一项数量级检查：\(S\) 越小，关断越陡；\(S\) 越大，从 ON 到 OFF 的过渡越缓。在常规室温 MOSFET 中，不能仅靠缩短沟道把 \(S\) 降到 60 mV/dec 以下。降低阈值虽然能提高导通电流，却会通过指数项显著放大待机漏电，这正是低电压设计的核心矛盾。

结漏电与栅漏电

源/漏扩散区与体区构成反偏 p-n 结，其电流服从二极管关系

\[I_D=I_S\left(e^{V_D/U_T}-1\right).\]

反偏时电流与结面积、结周长、掺杂和温度有关。课程给出的典型反向漏电密度约为 \(0.01\sim0.1\ \mathrm{fA/\mu m^2}\) 的量级，具体工艺可能不同。面积与周长不但决定扩散电容，也同时影响结漏电。

当栅介质非常薄时，载流子会通过量子隧穿穿过氧化层，形成栅漏电。隧穿电流对介质的物理厚度近似呈指数敏感，因此不能只靠继续减薄 SiO₂ 来提高 \(C_{ox}\)。高介电常数（high-k）材料的作用是：在保持较大电容密度的同时使用更厚的物理介质层，从而减小隧穿。

6. 漏端高电场：DIBL、穿通与热载流子

漏致势垒降低与穿通

在长沟道近似中，源端势垒主要由栅压控制。沟道变短后，漏端耗尽区和电场会深入沟道；提高 \(V_{DS}\) 会降低源端载流子需要跨越的势垒，这就是漏致势垒降低（drain-induced barrier lowering, DIBL）。一阶模型为

\[V_T'=V_T-\eta V_{DS},\]

其中 η 是 DIBL 系数，课程给出的典型范围约为 0.02–0.1。

图 2-4：DIBL 与穿通的两种观察方式。左图表示沟道缩短时源端势垒变低；右图直接比较 \(V_{DS}=0\) 与高漏压下的导带势垒，高漏压曲线的峰值下降。若源漏耗尽区进一步接近甚至连通，就会发生穿通并产生异常大电流。两图裁自课程讲义后组合。

把 \(V_T'\) 代入亚阈值指数项可得到一个很重要的推论：在其他条件不变时，DIBL 会使漏电大约乘上

\[\exp\left(\frac{\eta V_{DS}}{nU_T}\right).\]

这说明即使 η 看起来不大，高漏压也可能显著增加关断电流。若漏端耗尽区继续扩展到接近源端，源漏之间便可能失去正常的栅控势垒，称为穿通（punchthrough）。DIBL 是阈值随漏压降低的渐进效应；穿通则是更严重的短沟道失控状态。

热载流子注入

夹断区附近的电场很强，载流子会被加速成“热载流子”。它们可能发生碰撞电离，产生电子–空穴对；其中一部分高能电子越过 Si–SiO₂ 势垒并注入栅介质，成为陷阱电荷。结果不是单次计算中的电流误差，而是随时间累积的阈值漂移和跨导退化。

图 2-5：nMOS 漏端附近的热载流子机制。先沿沟道找到夹断区的高电场，再看碰撞电离产生的电子与空穴：空穴流向衬底，高能电子的一部分进入栅介质并形成陷阱，最终造成阈值随时间漂移。图裁自课程讲义。

降低峰值电场的一种思路是把漏端做得更宽、更轻掺杂，使电压落在更长距离上；轻掺杂漏极（LDD）正是这一权衡的体现。但电场降低通常以较大的串联电阻为代价，所以可靠性与速度不能独立优化。

7. 尺寸、寄生电阻与温度

阈值并非常数

阈值电压会随沟道长度、宽度和工作电压变化：

• 沟道变短时，源漏耗尽区分担了一部分原本由栅极控制的耗尽电荷，\(V_T\) 往往下降；
• 漏压增大时，DIBL 使等效阈值下降；
• 很窄的器件会出现边缘场和隔离结构影响，阈值的宽度依赖必须由具体工艺模型给出；
• 热载流子和介质陷阱会让阈值随应力时间漂移。

因此数据手册或模型中的 \(V_T\) 不是在所有尺寸、偏置与时间下都相同的常数。

源漏串联电阻

外部源漏接触到本征沟道之间还存在扩散区与接触电阻。课程将源或漏一侧近似写为

\[R_{S,D}=\frac{L_{S,D}}{W}R_{\square}+R_C,\]

其中 \(R_{\square}\) 是扩散层方块电阻，\(R_C\) 是接触电阻。课程给出的未硅化扩散区方块电阻约为 \(20\sim100\ \Omega/\square\)，硅化后可降到约 \(1\sim4\ \Omega/\square\)。

图 2-6：串联寄生电阻的电路模型与版图来源。上图说明 \(R_S\) 和 \(R_D\) 位于外部端子与本征晶体管之间；下图说明扩散区越长、器件越窄，方块数越多。读图结论是：外部 \(V_{GS}\) 与 \(V_{DS}\) 不会全部落在本征沟道上。图裁自课程讲义。

导通电流越大，\(I_DR_S\) 与 \(I_DR_D\) 压降越明显，实际栅源过驱动和本征漏源电压都会下降。硅化（silicidation）以及自对准硅化（salicide）可降低多晶硅与扩散区电阻，但接触数量、扩散长度与结电容仍需通过版图共同权衡。

温度的相反作用

温度上升时，晶格散射增强使迁移率下降；与此同时，阈值电压通常也会下降。对强反型导通电流而言，迁移率下降往往占主导，所以高温下驱动电流减小、延迟增大。对关断电流而言，较大的热电压与较低的阈值共同放大指数漏电，因此高温下待机功耗通常更差。

可记成一句话：高温通常让 ON 电流变小，却让 OFF 电流变大。 这也是时序与漏电分析都必须覆盖温度角的原因。

8. CMOS 闩锁：寄生双极晶体管形成的正反馈

CMOS 的阱、衬底和源漏扩散天然形成寄生双极晶体管。以 n-well CMOS 为例，nMOS 源区、p 型衬底、n-well 与 pMOS 源区可以组成寄生 p-n-p-n 结构，也就是一个硅控整流器（SCR）。

图 2-7：CMOS 闩锁结构。左图从截面追踪寄生 pnp 与 npn 路径，右图把它们画成互相驱动的双极晶体管；\(R_{well}\) 与 \(R_{sub}\) 上的压降可能使其中一只管先导通，随后正反馈把另一只也打开。图裁自课程讲义。

若 I/O 过冲、结注入或大电流瞬态使某一寄生 BJT 导通，它的集电极电流会抬高另一只 BJT 的基极电位；第二只导通后又反过来增强第一只，形成再生正反馈。一旦锁定，VDD 与 VSS 之间会出现低阻通路，电流可能持续到断电，严重时会损坏芯片。

抑制闩锁的核心是减小寄生增益和阱/衬底电阻，并尽快收集注入电荷：

• 在 n-well 中布置足够密的 well tap，并接到 VDD；
• 在 p 型衬底中布置足够密的 substrate tap，并接到 VSS；
• 将 tap 靠近相应源区，减小 \(R_{well}\) 与 \(R_{sub}\)；
• 在 I/O 或大电流器件周围使用 guard ring 收集少数载流子；
• 避免让输入输出结承受过大的过冲和注入电流。

9. 制造偏差：同一张图纸不会产生完全相同的器件

实际工艺中的掺杂浓度、氧化层厚度、扩散深度和光刻尺寸都会变化。这些变化既可能发生在不同晶圆批次之间，也可能发生在同一颗芯片的不同位置，从而改变 \(V_T\)、迁移率、方块电阻、有效 (W/L) 和寄生电容。

图 2-8：器件偏差对加法器延迟的影响。左图显示有效沟道长度 \(L_{eff}\) 增大时延迟总体上升，右图显示 pMOS 阈值变化也会形成明显的延迟散布；每个点可理解为一次不同参数组合的 Monte Carlo 样本。图裁自课程讲义。

数字设计中常用工艺角做有方向的极端检查：TT 表示典型 nMOS/典型 pMOS，FF 与 SS 表示两类器件同时偏快或偏慢，FS 与 SF 则表示一快一慢。工艺角适合发现最坏时序与逻辑电平问题；Monte Carlo 分析则对参数分布和器件失配进行随机抽样，适合估计良率和统计散布。两者回答的问题不同，不能互相替代。

10. 课件例题：平方律预测的导通电流

题目给出一项 \(0.5\ \mathrm{\mu m}\) 工艺。最小 nMOS 使用版图设计单位 Λ 表示尺寸：

\[L=2\Lambda, \qquad W=3\Lambda, \qquad \frac{W}{L}=\frac{3}{2}.\]

为避免混淆，本题用大写 Λ 表示版图尺度；它不是沟道长度调制系数 λ。已知

\[k_n'=\mu_nC_{ox}=73\ \mathrm{\mu A/V^2}, \qquad V_T=0.7\ \mathrm{V}.\]

求 \(V_{GS}=2\ \mathrm{V}\) 与 \(5\ \mathrm{V}\) 时的理想饱和电流。

第一步：计算器件增益因子

\[\beta_n=k_n'\frac{W}{L} =73\times\frac{3}{2} =109.5\ \mathrm{\mu A/V^2}.\]

第二步：VGS = 2 V

\[V_{OV}=V_{GS}-V_T=2-0.7=1.3\ \mathrm{V}.\]

在理想长沟道饱和模型下，

\[\begin{aligned} I_{D,sat} &=\frac{\beta_n}{2}V_{OV}^2\\ &=\frac{109.5}{2}(1.3)^2\ \mathrm{\mu A}\\ &=92.53\ \mathrm{\mu A}\approx93\ \mathrm{\mu A}. \end{aligned}\]

第三步：VGS = 5 V

\[V_{OV}=5-0.7=4.3\ \mathrm{V},\]\[\begin{aligned} I_{D,sat} &=\frac{109.5}{2}(4.3)^2\ \mathrm{\mu A}\\ &=1012.33\ \mathrm{\mu A}\\ &\approx1.01\ \mathrm{mA}\approx1.0\ \mathrm{mA}. \end{aligned}\]

这两个结果复现了课件给出的约 \(93\ \mathrm{\mu A}\) 与 \(1.0\ \mathrm{mA}\)。还可检查比值：

\[\frac{I_D(5\ \mathrm{V})}{I_D(2\ \mathrm{V})} =\left(\frac{4.3}{1.3}\right)^2 \approx10.94.\]

电流比不是 \(5/2\) 的平方，因为平方律作用在过驱动电压 \(V_{GS}-V_T\) 上。更重要的是，本题只是用来展示理想平方律；对真实短沟道器件，高栅压下的速度饱和与迁移率退化会使电流低于这一二次方外推值。

11. 本章复习页

必会模型

高场速度：

\[v=\frac{\mu E}{1+E/E_{sat}}, \qquad v\rightarrow v_{sat}\quad(E\gg E_{sat}).\]

长沟道与速度饱和极限：

\[I_{D,sat,long}\propto(V_{GS}-V_T)^2, \qquad I_{D,sat,vs}\propto(V_{GS}-V_T).\]

α 次幂模型：

\[I_{D,sat}=P_c\frac{\beta}{2}(V_{GS}-V_T)^\alpha, \qquad 1<\alpha<2.\]

沟道长度调制：

\[I_D\approx I_{D,sat}(1+\lambda V_{DS}), \qquad r_o\approx\frac{1}{\lambda I_D}.\]

亚阈值电流与摆幅：

\[I_D=I_{D0}e^{(V_{GS}-V_T)/(nU_T)} \left(1-e^{-V_{DS}/U_T}\right),\]\[S=nU_T\ln10 \approx60n\ \mathrm{mV/dec}\quad(300\ \mathrm{K}).\]

DIBL：

\[V_T'=V_T-\eta V_{DS}.\]

源漏寄生电阻：

\[R_{S,D}=\frac{L_{S,D}}{W}R_{\square}+R_C.\]

效应、结果与设计代价

常见易错点

1. 用 \(V_{GS}\) 而不是 \(V_{GS}-V_T\) 做平方律或 α 次幂计算。
2. 认为短沟道器件仍在 \(V_{DS}=V_{GS}-V_T\) 才饱和；速度饱和可使 \(V_{DSAT}\) 更小。
3. 把速度饱和与沟道长度调制混为一谈。前者降低电流随过驱动的幂次，后者让饱和区随漏压上升。
4. 同时用 \(V_T\) 表示阈值电压与热电压。亚阈值分析中应明确写成 \(V_T\) 与 \(U_T=kT/q\)。
5. 误以为 \(V_{GS}<V_T\) 时 \(I_D=0\)。真实器件仍有指数型亚阈值电流。
6. 把亚阈值摆幅理解为普通斜率。它的单位是 mV/dec，表示电流变化一个十倍程所需的栅压。
7. 把 DIBL 与穿通当成完全相同。DIBL 是势垒随漏压降低，穿通是源漏耗尽区严重接近或连通。
8. 忽略外部端电压在 \(R_S,R_D\) 上的压降，尤其是在大电流或窄器件中。
9. 只用典型参数判断速度。高温、SS 角、局部失配都可能使最坏延迟明显增加。
10. 将闩锁当作普通逻辑反馈。它来自寄生双极晶体管的再生导通，可能形成 VDD 到 VSS 的破坏性低阻路径。

综合题答题顺序

1. 先写理想基准：\(V_{OV}=V_{GS}-V_T\)、工作区和长沟道电流。
2. 根据题意识别主导效应：高场、沟道长度调制、体效应、DIBL、漏电还是串联电阻。
3. 若 \(V_T\) 会被体偏置或漏压改变，先更新阈值。
4. 若分析导通电流，判断应使用平方律、α 次幂律还是速度饱和极限。
5. 若分析关断电流，使用亚阈值指数式，并检查温度、DIBL 与结/栅漏电路径。
6. 若分析延迟，将器件 I–V 压缩成题目指定的 \(R_{eq}\) 或平均电流，再与负载电容结合。
7. 检查单位与数量级：\(U_T\approx26\ \mathrm{mV}\)、\(S\approx60n\ \mathrm{mV/dec}\)、\(v_{sat}\sim10^5\ \mathrm{m/s}\)。
8. 最后说明模型边界。手算模型用于建立趋势，精确设计仍应使用工艺提供的器件模型和 PVT/Monte Carlo 仿真。

本章结论

非理想效应不是一组零散的“补丁”。它们大多可以沿两条因果链理解：第一条是尺寸缩小使横向和纵向电场增强，继而引发速度饱和、迁移率退化、DIBL、热载流子与穿通；第二条是实际结构存在耗尽区、接触、阱和制造波动，继而产生沟道长度调制、漏电、串联电阻、闩锁和参数分布。

在数字电路层面，这些器件效应最终汇聚成三个问题：导通时能提供多少电流，关断时会漏掉多少电流，以及这些数值会怎样随电压、温度、工艺和时间变化。 后续做 CMOS 门延迟、功耗与可靠性分析时，应始终把这三个问题一起考虑。