没有 CPU、没有操作系统——用 Verilog 纯硬件逻辑在 FPGA 上实现俄罗斯方块：七种方块的旋转碰撞、消行计分、数码管显示。

从五级流水线到 Cache 子系统再到 VLIW 双发射架构——在 FPGA 上从零构建一颗完整的 ARMv3 处理器，理解现代 CPU 的微架构设计。

用 Silvaco ATLAS 从网格定义到 I-V 特性提取，完整仿真 PN 结二极管，从物理层面理解单向导电性。

用电阻阻值编码棋子等级，让电路板当场裁判——从原理图到 PCB Layout，完整设计了一款无需第三人的电子军棋。

用 MATLAB 从零搭建 FMCW 雷达信号处理仿真：从单目标测距到多目标三维定位，完整实现测距、测速、测角的算法链路。

0:00 /0:48 1× 一、为什么做这件事？ 如果说大语言模型让 AI 学会了"说"，那具身智能（Embodied AI）就是让 AI 学会"做"——它不仅要理解人类语言，还要在物理世界中执行动作。 这件事的难度远超想象。传统的机器人控制依赖精确编程：每个关节角度、每条运动轨迹都需要工程师手动设计。一旦环境发生变化——比如物体位置移动了几厘米，整套程序就可能失效。 模仿学习（Imitation Learning） 提供了一条完全不同的路径：让人先做一遍，机器人看着学。这就像师傅带徒弟——不需要写任何控制代码，只需要"手把手"教它。 本项目的核心目标是：在一个低成本开源机械臂上，实现端到端的视觉-语言-动作（VLA）闭环控制——你只需说一句话，

从零搭建云边端三层解耦的多机器人协同系统——用大模型做决策、边缘计算做调度、异构机器人做纯执行。

0:00 /2:19 1× 📅 本项目完成于 2023 年，是早期探索多模态大模型与机器人控制结合的实践。 一、背景：让机械臂"听懂人话" 2023 年，GPT-4V、GLM-4V 等多模态大模型相继发布。它们不仅能读懂文字，还能"看懂"图片——这为机器人控制打开了一扇全新的大门。 传统机械臂编程需要逐帧定义关节轨迹，费时费力且毫无泛化能力。而多模态大模型天生具备语义理解 + 视觉感知的能力——如果能让大模型直接"指挥"机械臂，会怎样？ 带着这个问题，我们开发了一套基于 GLM-4V 多模态大模型的智能机械臂系统：用户只需用自然语言说出任务（如"把桌面上的方块捡起来"），系统就能自主完成从感知到执行的全流程闭环。 二、系统架构：四大模块协同

从自然语言到自主行动——用三层级大模型系统让四足机器狗理解人类指令、记住环境信息、自主导航执行任务。

如何把需要 GPU 的 SpatialLM 3D 大模型，塞进一块仅 10 TOPS 算力的嵌入式开发板？本文记录了 PC 编码 + RDK X5 推理的分离式部署实践。

1 引言 功率半导体器件是现代电能变换系统的核心，广泛应用于电动汽车、新能源发电、轨道交通、工业变频和航空航天等领域。随着第三代宽禁带（Wide Bandgap, WBG）半导体材料——碳化硅（SiC）和氮化镓（GaN）——的快速发展，功率器件的性能边界被不断拓展：更高的结温（200–300 °C）、更快的开关频率（>100 kHz）和更大的功率密度对封装技术提出了前所未有的挑战[1][2]。 功率模块封装需同时满足四大核心功能：芯片固定与保护、电气互联、热管理和环境隔离[3]。其中，封装互联技术直接决定了模块的寄生电感、散热效率和使用寿命，是整个封装体系中最关键的环节之一。传统硅基 IGBT 模块广泛采用的铝键合线与锡基焊料互联方案，在面对 SiC/GaN 器件时已显露出明显不足——键合线失效与焊层疲劳占据了模块失效原因的绝大部分[4][5]。 本文将系统综述功率电子封装互联技术的研究进展，涵盖传统键合线技术、

一、Python 安装 官网下载安装包 按照步骤安装 注意要勾选下面选项 至此Python 安装完毕，可自行选择vs code或者pycharm作为代码编辑器。 在空文件夹里面创建一个main.py文件，用代码解释器打开并键入以下内容 print("Hello world!") 看到正常输出即配置正确。 二、数据格式 1. 程序是如何运行的？ 在我们写代码之前，先花30秒理解一下计算机是如何听懂我们的话的。我们写的代码叫做“源代码”，它需要一个叫做“解释器 (interpreter)”的翻译官，把代码一行一行地翻译成计算机能懂的指令并执行。 2. 万物之始：变量 (Variable) 想象一下，你在整理东西时需要很多箱子，每个箱子上都贴了标签，比如“书”、“玩具”、“衣服”。在编程中，变量就扮演着贴了标签的箱子的角色，用来存放数据。 使用变量非常简单，你只需要给它起个名字，然后用 = 把数据放进去。

必须掌握的公式 没显示出来点点刷新 $$k = Ae^{-\frac{E_a}{RT}}$$ 两点式：$$\ln\left(\frac{k_2}{k_1}\right) = -\frac{E_a}{R} \left(\frac{1}{T_2} - \frac{1}{T_1}\right)$$ $$aA + bB \rightleftharpoons dD + eE \Rightarrow K_c = \frac{[D]^d[E]^e}{[A]^a[B]

背景 乘法器是数字IC中的核心算术单元，其性能直接影响整个系统的效率。在VLSI设计中，阵列乘法器因其规整的结构和简洁的实现方式被广泛应用。 这次我们基于0.18μm CMOS工艺、1.8V供电，完成了一款6×6位阵列乘法器的完整前后端设计——从晶体管级电路、标准单元库搭建，到版图绘制、DRC/LVS验证，再到后仿真性能评估，全流程走通。 设计亮点 1. 晶体管尺寸优化 通过参数扫描（NMOS宽度 0.4μm~2.0μm，20个线性步进），在面积×延迟的乘积曲线上找到了最优折中点。最终确定PMOS宽长比 (W/L)p = 2.5×(W/L)n，PMOS宽度统一 1.25μm，NMOS 0.5μm，沟道长度均为 0.18μm。 2.