IC设计

背景 乘法器是数字IC中的核心算术单元，其性能直接影响整个系统的效率。在VLSI设计中，阵列乘法器因其规整的结构和简洁的实现方式被广泛应用。 这次我们基于0.18μm CMOS工艺、1.8V供电，完成了一款6×6位阵列乘法器的完整前后端设计——从晶体管级电路、标准单元库搭建，到版图绘制、DRC/LVS验证，再到后仿真性能评估，全流程走通。 设计亮点 1. 晶体管尺寸优化 通过参数扫描（NMOS宽度 0.4μm~2.0μm，20个线性步进），在面积×延迟的乘积曲线上找到了最优折中点。最终确定PMOS宽长比 (W/L)p = 2.5×(W/L)n，PMOS宽度统一 1.25μm，NMOS 0.5μm，沟道长度均为 0.18μm。 2.

仿真 期末项目要用Athena做一个CMOS制造流程，结构如图。 仿真结果： 仿真数值： Extracted parameters（The data must be clearly given, and the screenshots are needed for prove） The step 5, extract the nwell junction depth  05nwell = 0.742309um The step 7, extract the thickness of SiO2 inside Nwell  07tox_in_nwell = 0.210375um The step 7, extract

从五级流水线到 Cache 子系统再到 VLIW 双发射架构——在 FPGA 上从零构建一颗完整的 ARMv3 处理器，理解现代 CPU 的微架构设计。

核心成果：基于 0.18μm CMOS 工艺，在 不到 500μW 的功耗下，实现了 63dB 增益、149MHz 带宽、152V/μs 摆率 的高性能运放——所有指标均大幅超越设计规格要求。 为什么是 gm/ID 方法？ 模拟 IC 设计中最让人头疼的环节是什么？——调晶体管尺寸。传统方法依赖平方律手算公式，但在深亚微米工艺下，短沟道效应、速度饱和等非理想因素让这些公式越来越不可靠。反复仿真、盲目调参，业界戏称为 「SPICE Monkey」。 gm/ID 方法提供了一套彻底的解决方案。它不靠理想公式，而是基于工艺库真实仿真生成的特征曲线，将器件物理与电路性能直接映射。 设计流程变得清晰：从 GBW 指标出发确定 gm → 查曲线选沟道长度 L

用电阻阻值编码棋子等级，让电路板当场裁判——从原理图到 PCB Layout，完整设计了一款无需第三人的电子军棋。

没有 CPU、没有操作系统——用 Verilog 纯硬件逻辑在 FPGA 上实现俄罗斯方块：七种方块的旋转碰撞、消行计分、数码管显示。