背景 乘法器是数字IC中的核心算术单元，其性能直接影响整个系统的效率。在VLSI设计中，阵列乘法器因其规整的结构和简洁的实现方式被广泛应用。 这次我们基于0.18μm CMOS工艺、1.8V供电，完成了一款6×6位阵列乘法器的完整前后端设计——从晶体管级电路、标准单元库搭建，到版图绘制、DRC/LVS验证，再到后仿真性能评估，全流程走通。 设计亮点 1. 晶体管尺寸优化 通过参数扫描（NMOS宽度 0.4μm~2.0μm，20个线性步进），在面积×延迟的乘积曲线上找到了最优折中点。最终确定PMOS宽长比 (W/L)p = 2.5×(W/L)n，PMOS宽度统一 1.25μm，NMOS 0.5μm，沟道长度均为 0.18μm。 2.
实验目的 * 实验一：CTS实验平台的应用 * 了解CTS实验平台的基本构成和功能。 * 熟悉CTS实验平台的安装与硬件连接方法。 * 实验二：CloudTesting™ Lab软件的基本操作 * 了解CloudTesting™ Lab软件的操作界面。 * 掌握导入测试程序与保存测试程序的方法。 * 实验三：引脚定义 * 掌握芯片引脚与测试机通道之间的对应关系。 * 掌握定义引脚与测试机通道关联的方法。 * 掌握引脚文件和引脚组的导入与导出方法。 * 实验四：连接性测试 * 掌握连接性测试（Open-Short Test）的原理。 * 掌握在CTS Lab中新建测试项目的方法。 * 掌握测试项目的调试方式。 * 实验五：功能测试 (Functional Test) * 理解功能测试的方法和原理。 * 掌握在CTS Lab中进行功能测试的配置与执行。 * 使用Pattern Viewer工具进行调试。 实验流程 实验一：CTS实验平台的应用 1. 了解CX1000P测试工作站接口：参考实验
仿真 期末项目要用Athena做一个CMOS制造流程，结构如图。 仿真结果： 仿真数值： Extracted parameters（The data must be clearly given, and the screenshots are needed for prove） The step 5, extract the nwell junction depth 05nwell = 0.742309um The step 7, extract the thickness of SiO2 inside Nwell 07tox_in_nwell = 0.210375um The step 7, extract